C, Soc Architecture, Verilog, Python, Debugging, Perl, CPU architecture, Assembly, Simulation, Emulation, systemverilog, Verification fundamentals, AMBA protocols

C, Python, LabVIEW, Analog Digital and Mixed signal IPs, DMM, Oscilloscopes, Bench Characterization, signal generators, SMUs

Perl, Vcs, Python, Tcl, Incisive, Verdi, DVE, Questa, Uvm, systemverilog

Pcie, Perl, Python, Verdi, Cadence Xcelium Simulator, CHI, Ace, GPUs, JasperGold, ARM CPU, AMBA protocols, Uvm, Synopsys VCS, ATB, Axi, HBM, Network on chip, LPDDR, DLA, VC Formal

Verilog, Python, Synopsys VCS, Cadence Incisive, formal verification, VHDL, Modelsim, Uvm

Perl, Python, Tcl, FineSim, Matlab Simulink, Cadence Xcelium, CustomSim, mixed-signal verification, Uvm, systemverilog, Spectre, Synopsys VCS, AMS Designer, Cadence Virtuoso, Verilog-A